PCI Express

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No se debe confundir con PCI-X .

PCI Express

Año de creación	2004
Creado por	Intel · Dell · HP · IBM
Reemplaza	AGP · PCI · PCI-X
Ancho en bits	1-32
Número de dispositivos	Un dispositivo de cada uno en cada punto final de cada conexión.Switches PCI Express pueden crear múltiples puntos finales de un extremo para permitir compartir un extremo con múltiples dispositivos.
Capacidad	Por carril (cada dirección): v1.x : 250 MB / s (2,5 GT / s) v2.x : 500 MB / s (5 GT / s) v3.0 : 985 MB / s (8 GT / s) v4.0 : 1.969 MB / s (16 GT / s) Por lo tanto, una ranura de 16 líneas (cada dirección): v1.x : 4 GB / s (40 GT / s) v2.x : 8 GB / s (80 GT / s) v3.0 : 15.75 GB / s (128 GT / s) v4.0 : 31.51 GB / s (256 GT / s)
Estilo	Serial
Interfaz de conexión en caliente	Sí, si ExpressCard , Mobile PCI Express Module o tarjeta XQD
Interfaz externa	Sí, con PCI Express externo cableado , como Thunderbolt

PCI Express ( Peripheral Component Interconnect expreso ), abreviado oficialmente como PCIe , una alta velocidad de serie ordenador bus de expansión estándar diseñado para sustituir el viejo PCI , PCI-X y AGP estándares de bus. PCIe tiene numerosas mejoras respecto a los estándares de bus antes mencionados, incluyendo mayor rendimiento máximo del bus del sistema, baje I / O Número de pines y menor espacio físico, un mejor rendimiento de escala para los dispositivos del bus, una detección de errores más detallado y reporte mecanismo (Informe de errores avanzada (AER ) ^[ 1 ] ), y nativos de conexión en funcionamiento. Más recientes revisiones del soporte de hardware de virtualización de E / S estándar PCIe.

La interfaz eléctrica PCIe también se utiliza en una variedad de otras normas, más notablemente ExpressCard , un ordenador portátil interfaz de tarjeta de expansión.

Las especificaciones de formato se mantienen y desarrollan por el PCI-SIG (PCI Special Interest Group ), un grupo de más de 900 empresas que también mantienen los PCI convencionales especificaciones. PCIe 3.0 es el último estándar para tarjetas de expansión que se encuentra en producción y disponible en los principales ordenadores personales . ^[ 2 ]^[ 3 ]

Contenido

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Aplicaciones [ editar ]

PCI Express opera en aplicaciones de consumo, el servidor y la industria, como interconexión placa de nivel (para enlazar periféricos de la placa base montados), una interconexión de backplane pasivo y como una tarjeta de expansión de interfaz para las tarjetas adicionales.

En casi todos los modernos (a partir de 2012 PC), desde ordenadores portátiles de consumo y de escritorio a los servidores de datos empresariales, el bus PCIe sirve como la interconexión placa a nivel de primaria, la conexión del sistema con procesador host con ambos-los periféricos integrados (para montaje en superficie ICs) y nuevos periféricos (tarjetas de expansión.) En la mayoría de estos sistemas, el bus PCIe coexiste con uno o más buses PCI de legado, de la compatibilidad con la gran cantidad de legado PCI periféricos.

Arquitectura [ editar ]

Conceptualmente, el bus PCIe es como una alta velocidad de serie sustitución del viejo bus PCI / PCI-X, ^[ 4 ] un bus de interconexión utilizando la dirección compartida / líneas de datos.

Una diferencia clave entre el bus PCIe y PCI mayor es la topología de bus. PCI utiliza un compartido paralelo bus de arquitectura, donde el anfitrión PCI y todos los dispositivos comparten un conjunto común de direcciones / datos / control de líneas. En contraste, PCIe se basa en el punto-a-punto de topología , con separados de serie enlaces que conectan todos los dispositivos para el complejo de raíz (host). Debido a su topología de bus compartido, el acceso a la mayor de bus PCI es arbitrada (en el caso de múltiples maestros), y limitado a un maestro a la vez, en una sola dirección. Por otra parte, el esquema de reloj PCI más limita el reloj del bus a la más lenta periférico en el bus (independientemente de los dispositivos que participan en la operación de autobuses). Por el contrario, un enlace bus PCIe admite la comunicación full-duplex entre dos extremos, sin limitación inherente en el acceso concurrente a través de múltiples puntos finales.

En términos de protocolo de bus, comunicación PCIe se encapsula en paquetes. El trabajo de los datos packetizing y de-packetizing y el tráfico-mensaje de estado es manejado por la capa de transacción del puerto PCIe (descrito más adelante). Diferencias radicales en la señalización eléctrica y un protocolo de bus requieren el uso de un factor de forma mecánica diferente y conectores de expansión (y por lo tanto, las nuevas placas base y nuevos tableros de adaptador), ranuras PCI y ranuras PCIe no son intercambiables. A nivel de software, PCIe conserva la compatibilidad con PCI, software de sistema legado PCI puede detectar y configurar dispositivos PCIe nuevos sin apoyo explícito a la norma PCIe, aunque las nuevas características de PCIe son inaccesibles.

El enlace entre dos dispositivos PCIe puede consistir en cualquier lugar de 1 a 32 carriles. En una relación de varios carriles, el paquete de datos se fragmentan en los carriles, y el pico de las escalas de los datos de rendimiento con el ancho total del acoplamiento. El recuento de carril se negocia automáticamente durante la inicialización del dispositivo, y puede ser restringida por los puntos finales. Por ejemplo, un solo carril tarjeta PCIe (× 1) se puede insertar en una ranura de varios carriles (× 4, × 8, etc), y el ciclo de inicialización de auto-negocia el recuento de carril más alto mutuamente compatible. El enlace puede configurar dinámicamente abajo-el enlace de usar un menor número de carriles, proporcionando de este modo un cierto grado de tolerancia a fallos en la presencia de carriles malas o poco fiables. El estándar define ranuras PCIe y conectores para múltiples anchos: × 1, × 4, × 8 × 16, 32 ×. Esto permite bus PCIe para servir tanto para aplicaciones sensibles al coste que no es necesaria de alto rendimiento, así como las aplicaciones de rendimiento crítico, como gráficos 3D, red ( Gigabit Ethernet 10 , multipuerto Gigabit Ethernet), y la empresa de almacenamiento ( SAS , Fibre Channel . )

Como punto de referencia, un dispositivo PCI-X (133 MHz 64-bit) y el dispositivo PCIe a 4 carriles (× 4), Gen1 velocidad tiene más o menos la misma tasa de transferencia máxima en una sola dirección: 1064 MB / seg. El bus PCIe tiene el potencial de tener un mejor desempeño que el bus PCI-X en los casos en que varios dispositivos se transfieren los datos se comunican al mismo tiempo, o si la comunicación con el PCIe periférica es bidireccional .

Interconnect [ edit ]

Dispositivos PCIe comunican a través de una conexión lógica llama una interconexión ^[ 5 ] o enlace . Un enlace es un canal de comunicación punto a punto entre dos puertos PCIe, lo que permite tanto para enviar / recibir solicitudes PCI-ordinarios (configuración de lectura / escritura, E / S de lectura / escritura, la memoria de lectura / escritura) y alarmas ( INTx , MSI , MSI-X ). A nivel físico, un enlace se compone de 1 o más carriles . ^[ 5 ] periféricos de baja velocidad (por ejemplo, un 802,11 Wi-Fi tarjeta ) utilizan un solo carril (x1) de enlace, mientras que un adaptador de gráficos utiliza normalmente un enlace 16-carril mucho más amplio (y por lo tanto, más rápido).

Carril [ edit ]

Una vía se compone de dos señalización diferenciales pares: un par para la recepción de datos, y el otro para la transmisión. Por lo tanto, cada carril se compone de cuatro hilos o trazas de señal . Conceptualmente, cada carril se utiliza como un dúplex completo flujo de bytes , el transporte de paquetes de datos en formato de ocho bits 'byte', entre los extremos de un enlace, en ambas direcciones simultáneamente. ^[ 6 ] ranuras PCIe físicos pueden contener de una a treinta y dos carriles, en potencias de dos (1, 2, 4, 8, 16 y 32). ^[ 5 ] carril recuentos se escriben con una × prefijo (por ejemplo, × 16 representa una tarjeta de dieciséis carril o ranura), con × 16 siendo el tamaño más grande de uso común. ^[ 7 ]

Bus serie [ editar ]

El formato de serie unido fue elegido en un formato de bus paralelo tradicional debido a las limitaciones inherentes de éste, incluyendo la operación de un solo duplex, el exceso de número de señal y un inherentemente menor ancho de banda debido a la sincronización sesgo . Timing sesgar los resultados a partir de señales eléctricas separadas dentro de una interfaz paralela viajando por diferentes conductores de larga duración, en potencialmente diferentes de placas de circuitos impresos capas, posiblemente en diferentes velocidades de señal . A pesar de ser transmitida simultáneamente en una sola palabra , las señales de una interfaz paralela experimentan diferentes tiempos de viaje y llegan a su destino en diferentes momentos. Cuando la interfaz de velocidad de reloj se incrementa hasta un punto en el que su inversa (es decir, su periodo de reloj) es más corto que el mayor tiempo posible entre las llegadas de señales, las señales ya no llegan con suficiente coincidencia para hacer que la recuperación de la palabra transmitida posible. Desde temporización sesgar través de un bus paralelo puede ascender a unos pocos nanosegundos, la limitación de ancho de banda resultante es en el rango de cientos de megahercios.

Una interfaz en serie no presenta sesgo de temporización, porque sólo hay una señal diferencial en cada dirección dentro de cada carril, y no hay ninguna señal de reloj externa ya que la información de reloj está incrustado dentro de la señal en serie. Como tal, las limitaciones típicas de ancho de banda sobre las señales de serie están en el rango de varios gigahercios. PCIe es sólo un ejemplo de una tendencia general lejos de buses paralelo a serie interconexiones. Otros ejemplos incluyen Serial ATA , USB , SAS , FireWire (1394) y RapidIO .

Diseño de serie multicanal aumenta la flexibilidad mediante la asignación de dispositivos lentos para menos carriles que los dispositivos rápidos.

Factores de formas [ edit ]

PCI Express (estándar) [ edit ]

Diversas ranuras PCI. De arriba a abajo:

PCI Express x 4
PCI Express × 16
PCI Express x 1
PCI Express × 16
Legado PCI (32 bits)

Una tarjeta PCIe encaja en una ranura de su tamaño físico o mayor (máximo × 16), pero no puede encajar en una ranura PCIe más pequeño (por ejemplo, una tarjeta de × 16 en una ranura 8 ×). Algunas ranuras usan sockets abiertos para permitir que las tarjetas físicamente más largos y negociar la mejor conexión eléctrica disponible. El número de carriles que realmente se conectan a una ranura también puede ser menor que el número apoyado por el tamaño de la ranura física.

Un ejemplo es una ranura × 8 que en realidad sólo se ejecuta en × 1. Estas ranuras permiten que cualquier × 1, × 2, × 4 × 8 o tarjeta, aunque sólo funciona a 1 × velocidad. Este tipo de conector se denomina × 8 (× 1 Modo) ranura, lo que significa que acepta físicamente hasta × 8 cartas, pero sólo se ejecuta en × 1 Velocidad. Esto también a veces se especifica como "× tamaño (@ × capacidad ) "(por ejemplo," × 16 (@ × 8) "). La ventaja es que se puede dar cabida a una gama más amplia de tarjetas PCIe sin necesidad de hardware de la placa base para apoyar la tasa de transferencia. Esto mantiene el diseño y los costos de implementación hacia abajo.

Pinout [ edit ]

La siguiente tabla identifica los conductores en cada lado del conector de borde de una tarjeta PCI Express. El lado de la soldadura de la placa de circuito impreso (PCB) es el lado A y el lado de los componentes es el lado B. ^[ 8 ] PRSNT1 # y # PRSNT2 pines debe ser ligeramente más corto que el resto, para asegurarse de que la tarjeta de un hot-conectado está totalmente insertada. El WAKE # pin utiliza plena tensión para activar el ordenador, sino que debe ser tirado alta de la energía de reserva para indicar que la tarjeta es capaz estela. ^[ 9 ]

PCI Express x 16 pines del conector
Pin	Lado B	Lado A	Comentarios
1	12 V	PRSNT1 #	Debe conectarse a más-aparte PRSNT2 #
2	12 V	12 V
3	12 V	12 V
4	Suelo	Suelo
5	SMCLK	TCK	SMBus y JTAG pines del puerto
6	SMDAT	TDI
7	Suelo	TDO
8	3,3 V	TMS
9	Trst #	3,3 V
10	+3,3 V aux	3,3 V	En modo de espera
11	WAKE #	Prest #	Reactivación Link; poder y REFCLK estabilizado
Muesca clave
12	Reservado	Suelo
13	Suelo	REFCLK +	Referencia par diferencial de reloj
14	HSOP (0)	REFCLK-	Carril 0 transmitir datos, + y -
15	HSON (0)	Suelo	Carril 0 transmitir datos, + y -
16	Suelo	HSIP (0)	Carril 0 recibir datos, + y -
17	PRSNT2 #	Hsin (0)	Carril 0 recibir datos, + y -
18	Suelo	Suelo
PCI × 1 placa termina en el pin 18
19	HSOP (1)	Reservado	Carril 1 datos de transmisión, + y -
20	HSON (1)	Suelo	Carril 1 datos de transmisión, + y -
21	Suelo	HSIP (1)	Carril 1 recibe datos, + y -
22	Suelo	Hsin (1)	Carril 1 recibe datos, + y -
23	HSOP (2)	Suelo	Carril 2 datos de transmisión, + y -
24	HSON (2)	Suelo	Carril 2 datos de transmisión, + y -
25	Suelo	HSIP (2)	Carril 2 recibe datos, + y -
26	Suelo	Hsin (2)	Carril 2 recibe datos, + y -
27	HSOP (3)	Suelo	Carril 3 datos de transmisión, + y -
28	HSON (3)	Suelo	Carril 3 datos de transmisión, + y -
29	Suelo	HSIP (3)	Carril 3 recibir datos, + y -
30	Reservado	Hsin (3)	Carril 3 recibir datos, + y -
31	PRSNT2 #	Suelo
32	Suelo	Reservado
PCI × 4 extremos de las tablas en el pin 32
33	HSOP (4)	Reservado	Carril 4 de transmisión de datos, + y -
34	HSON (4)	Suelo	Carril 4 de transmisión de datos, + y -
35	Suelo	HSIP (4)	Carril 4 recibe datos, + y -
36	Suelo	Hsin (4)	Carril 4 recibe datos, + y -
37	HSOP (5)	Suelo	Carril 5 datos de transmisión, + y -
38	HSON (5)	Suelo	Carril 5 datos de transmisión, + y -
39	Suelo	HSIP (5)	Carril 5 recibir datos, + y -
40	Suelo	Hsin (5)	Carril 5 recibir datos, + y -
41	HSOP (6)	Suelo	Carril 6 transmitir datos, + y -
42	HSON (6)	Suelo	Carril 6 transmitir datos, + y -
43	Suelo	HSIP (6)	Carril 6 recibir datos, + y -
44	Suelo	Hsin (6)	Carril 6 recibir datos, + y -
45	HSOP (7)	Suelo	Carril 7 transmitir datos, + y -
46	HSON (7)	Suelo	Carril 7 transmitir datos, + y -
47	Suelo	HSIP (7)	Carril 7 recibir datos, + y -
48	PRSNT2 #	Hsin (7)	Carril 7 recibir datos, + y -
49	Suelo	Suelo
PCI × 8 extremos de las tablas en el pin 49
50	HSOP (8)	Reservado	Carril 8 datos de transmisión, + y -
51	HSON (8)	Suelo	Carril 8 datos de transmisión, + y -
52	Suelo	HSIP (8)	Carril 8 recibir datos, + y -
53	Suelo	Hsin (8)	Carril 8 recibir datos, + y -
54	HSOP (9)	Suelo	Carril 9 transmitir datos, + y -
55	HSON (9)	Suelo	Carril 9 transmitir datos, + y -
56	Suelo	HSIP (9)	Carril 9 recibir datos, + y -
57	Suelo	Hsin (9)	Carril 9 recibir datos, + y -
58	HSOP (10)	Suelo	Carril 10 transmitir datos, + y -
59	HSON (10)	Suelo	Carril 10 transmitir datos, + y -
60	Suelo	HSIP (10)	Carril 10 recibe datos, + y -
61	Suelo	Hsin (10)	Carril 10 recibe datos, + y -
62	HSOP (11)	Suelo	Carril 11 transmitir datos, + y -
63	HSON (11)	Suelo	Carril 11 transmitir datos, + y -
64	Suelo	HSIP (11)	Carril 11 recibe datos, + y -
65	Suelo	Hsin (11)	Carril 11 recibe datos, + y -
66	HSOP (12)	Suelo	Carril 12 datos de transmisión, + y -
67	HSON (12)	Suelo	Carril 12 datos de transmisión, + y -
68	Suelo	HSIP (12)	Carril 12 recibe datos, + y -
69	Suelo	Hsin (12)	Carril 12 recibe datos, + y -
70	HSOP (13)	Suelo	Carril 13 transmitir datos, + y -
71	HSON (13)	Suelo	Carril 13 transmitir datos, + y -
72	Suelo	HSIP (13)	Carril 13 recibe datos, + y -
73	Suelo	Hsin (13)	Carril 13 recibe datos, + y -
74	HSOP (14)	Suelo	Carril 14 datos de transmisión, + y -
75	HSON (14)	Suelo	Carril 14 datos de transmisión, + y -
76	Suelo	HSIP (14)	Carril 14 recibe datos, + y -
77	Suelo	Hsin (14)	Carril 14 recibe datos, + y -
78	HSOP (15)	Suelo	Carril 15 de transmisión de datos, + y -
79	HSON (15)	Suelo	Carril 15 de transmisión de datos, + y -
80	Suelo	HSIP (15)	Carril 15 recibe datos, + y -
81	PRSNT2 #	Hsin (15)	Carril 15 recibe datos, + y -
82	Reservado	Suelo

Leyenda
Pin de tierra	Referencia cero voltios
Pin de alimentación	Suministra energía a la tarjeta PCIe
Pin de salida	Señal de la tarjeta a la placa base
Pin de entrada	Señal de la placa base a la tarjeta
Drenaje abierto	Puede ser tirado bajo y / o detectada por múltiples tarjetas
Pin Sense	Atadas en la tarjeta
Reservado	No se utiliza en la actualidad, no conecte

Potencia [ edit ]

Se permiten todos los tamaños de x 4 y 8 x PCI Express de un consumo máximo de 25 W. Todos × 1 tarjetas son inicialmente 10 W; tarjetas de altura completa se pueden configurar a sí mismos como de "alto poder" llegar a 25 W, mientras que la mitad de altura × 1 tarjetas se fija en 10 W. Todos los tamaños de × 16 tarjetas son inicialmente 25 W; como × 1 tarjetas, tarjetas de media altura se limitan a este número mientras que las tarjetas de altura completa puede aumentar su poder después de la configuración. Se pueden utilizar hasta 75 W (3,3 V / 3 A + 12 V/5.5 A), aunque la especificación exige que la configuración de mayor potencia se utiliza para las tarjetas gráficas sólo, mientras que las tarjetas de otros fines deben permanecer a 25 W. ^[ 10 ]^[ 11 ] conectores opcionales agregan 75 W (6-pin) y / o 150 W (8-pin) Potencia hasta 525 W en total (75 W + 3 x 150 W). ^[ 12 ]

PCI Express Mini Card [ edit ]

Una mini tarjeta PCI Express WLAN y su conector.

MiniPCI y tarjetas MiniPCI Express en comparación

Mini Tarjeta PCI Express (también conocido como Mini PCI Express, Mini PCIe y mini PCI-E) es un reemplazo para el Mini PCI factor de forma, basada en PCI Express. Es desarrollado por el PCI-SIG . El dispositivo host compatible con PCI Express y USB 2.0 conectividad, y cada tarjeta se puede utilizar cualquiera de los estándares. La mayoría de los ordenadores portátiles construidos después de 2005 están basadas en PCI Express y pueden tener varias ranuras para tarjetas Mini. ^{[ cita requerida ]}

Dimensiones físicas [ edit ]

Mini tarjetas PCI Express son 30 × 50,95 mm. Hay un conector de borde de 52 pines, que consta de dos filas escalonadas en un paso de 0,8 mm. Cada fila tiene ocho contactos, una brecha equivalente a cuatro contactos, y luego otros 18 contactos. Una tarjeta de media longitud también se especifica 30 × 26,8 mm. Tarjetas tienen un grosor de 1,0 mm (sin incluir componentes).

Interfaz eléctrica [ edit ]

Conectores de borde PCI Express Mini Card ofrecen múltiples conexiones y autobuses:

PCIe × 1
USB 2.0
SMBus
Cables a los LEDs de diagnóstico para redes inalámbricas (es decir, Wi-Fi ) de estado en el chasis del ordenador
SIM tarjeta para GSM y WCDMA aplicaciones. (Señales de UIM sobre especificaciones)
Futura ampliación por otro carril PCIe
1,5 y 3,3 voltios de potencia

Mini PCI Express & mSATA [ edit ]

A pesar de compartir el factor de forma mini-PCI Express, un mSATA ranura no necesariamente es eléctricamente compatible con Mini PCI Express. Por esta razón, sólo ciertos notebooks son compatibles con las unidades mSATA. La mayoría de sistemas compatibles se basan en la arquitectura Sandy procesador Intel Bridge, utilizando la plataforma Huron River. Sin embargo, para un conector mSATA / mini-PCI-E, el único requisito previo es que no hay un interruptor que hace que sea un mSATA o una ranura mini-PCI-E y puede ser implementada en cualquier plataforma.

Portátiles similares de la serie T de Lenovo, W-Series, y la ThinkPad serie X publicado en marzo-abril 2011 tienen soporte para una tarjeta mSATA SSD en su ranura de la tarjeta WWAN. Los E220s/E420s ThinkPad Edge, y el Lenovo IdeaPad Y460/Y560 también apoyan mSATA. ^[ 13 ]

Algunos portátiles (especialmente el Asus Eee PC , el de Apple MacBook Air y el Dell mini9 y mini10) utilizan una variante de la Mini-Tarjeta PCI Express como SSD . Esta variante utiliza los pines no reservados reservadas y varios implementar SATA e IDE interfaz de pasarela, manteniendo sólo USB, líneas de tierra, ya veces el bus PCIe 1x núcleo intacto. ^[ 14 ] Esto hace que el flash de la 'miniPCIe "y unidades de estado sólido vendidos para netbooks en gran medida incompatible con las implementaciones reales Mini PCI Express.

Además, el típico Asus miniPCIe SSD es de 71 mm de largo, causando el modelo Dell 51 mm para ser a menudo (incorrectamente) se refirió a la mitad la longitud. Un verdadero 51 mm Mini PCIe SSD fue anunciado en 2009, con dos capas de PCB apilados, lo que permite una mayor capacidad de almacenamiento. El diseño anunciado conserva la interfaz PCIe, por lo que es compatible con el mini ranura PCIe estándar. Ningún producto de trabajo se ha desarrollado aún.

Intel tiene numerosos Desktop Boards con × 1 ranura Mini-PCIe tarjeta que normalmente no son compatibles con mSATA SSD. Una lista de las Desktop Boards que soportan nativamente mSATA en el x1 ranura Mini-PCIe Card (normalmente multiplexados con un puerto SATA) se proporciona en el sitio de soporte de Intel. ^[ 15 ]

PCI Express cableado externo [ editar ]

PCI Express cableado externo (también conocido como externa PCI Express , PCI Express cableadas o ePCIe ) especificaciones fueron puestos en libertad por el PCI-SIG , en febrero de 2007. ^[ 16 ]^[ 17 ]

Cables y conectores estándar se han definido × 1, × 4, × 8 × 16 y anchos de enlace, con una tasa de transferencia de 250 MB / s por carril. La PCI-SIG también espera que la norma va a evolucionar para llegar a los 500 MB / s, como en PCI Express 2.0. La longitud máxima del cable sigue siendo indeterminado. Un ejemplo de los usos de cableados PCI Express es una caja metálica que contiene una serie de ranuras PCI y circuitos adaptador PCI a ePCIe. Este dispositivo no sería posible si no hubiera sido por la especificación ePCIe.

Formas derivadas [ edit ]

Hay varios otros tipos de tarjetas de expansión PCIe derivadas de. Estos incluyen:

Tarjeta de baja altura
ExpressCard : sucesor de la tarjeta PC de factor de forma (con 1 x PCIe y USB 2.0, conexión en caliente)
PCI Express ExpressModule: un factor de forma modular conectable en caliente definida para servidores y estaciones de trabajo
Tarjetas XQD : un estándar de tarjetas flash basada en PCI Express de la Asociación CompactFlash
XMC : similar a la CMC / PMC factor de forma (VITA 42.3)
AdvancedTCA : complemento de CompactPCI para aplicaciones más grandes; apoya backplane basadas en serie topologías
AMC : un complemento al AdvancedTCA especificación; admite módulos de procesador y de E / S en los tablones de ATCA (× 1, × 2, × 4 × 8 o PCIe).
FeaturePak : un formato pequeño de ampliación para tarjetas (43 × 65 mm) para embebidos y pequeñas aplicaciones de factor de forma, sino que implementa dos × 1 enlaces PCIe en un conector de alta densidad junto con USB, I2C, y hasta 100 puntos de E / S.
Universal IO : Una variante de Super Micro Computer Inc diseñada para su uso en el bastidor de perfil bajo chasis montado. Tiene el soporte del conector invertido por lo que no puede caber en un enchufe PCI Express normal, pero es compatible pin y puede ser insertado si se retira la abrazadera.
Thunderbolt : Una variante de Intel y Apple que combina DisplayPort y protocolos PCIe en un formato compatible con Mini DisplayPort .
Serie Vídeo Digital Out : algunos chipsets Intel serie 9xx permiten la adición de una salida adicional para el vídeo integrado en una ranura PCIe (en su mayoría dedicados y 16 carriles)

Historia y revisiones [ edit ]

Mientras que en el desarrollo temprano, PCIe fue referido inicialmente como HSI (para la interconexión de alta velocidad ), y se sometió a un cambio de nombre de 3GIO (de tercera generación I / O ) antes de asentarse finalmente en el PCI-SIG nombre PCI Express . Fue elaborado por primera vez por un grupo de trabajo técnico nombrado el Grupo de Trabajo Arapaho (AWG) que para los proyectos iniciales, consistía sólo de los ingenieros de Intel. Posteriormente, el GTE se expandió para incluir a socios de la industria.

PCIe es una tecnología en constante desarrollo y mejora. La implementación actual PCI Express es la versión 3.0.

PCI Express 1.0a [ edit ]

En 2003, el PCI-SIG introdujo PCIe 1.0a, con una tasa por carriles de datos de 250 MB / s y una velocidad de transferencia de 2,5 gigatransfers por segundo (GT / s). La tasa de transferencia se expresa en las transferencias por segundo en lugar de bits por segundo debido a que el número de transferencias incluye los bits de tara, que no ofrecen el rendimiento adicional. ^[ 18 ]

PCIe 1.x utiliza una codificación 8b/10b esquema que resulta en un 20 por ciento ((10-8) / 10) por encima de la tasa de bits en bruto. Se utiliza una velocidad de reloj de 2,5 GHz, por lo tanto, la entrega de un efectivo 250 000 000 bytes por segundo (250 MB / s) Tasa de datos máxima. ^[ 19 ]

PCI Express 1.1 [ edit ]

En 2005, el PCI-SIG ^[ 20 ] introdujo PCIe 1.1. Esta especificación actualizada incluye aclaraciones y varias mejoras, pero es totalmente compatible con PCI Express 1.0a. No se hicieron cambios a la velocidad de datos.

PCI Express 2.0 [ edit ]

PCI-SIG ha anunciado la disponibilidad de Express Base especificación PCI 2.0 el 15 de enero de 2007. ^[ 21 ] El estándar PCIe 2.0 duplica la velocidad de transferencia en comparación con PCIe 1,0 hasta 5 GT / s, y el rendimiento por carriles se eleva de 250 MB / s hasta 500 MB / s. Esto significa que un 32 carriles conector PCIe (× 32) puede soportar un rendimiento de hasta 16 GB / s agregado.

Tarjeta madre PCIe 2.0 es totalmente compatible con tarjetas PCIe v1.x.. Tarjetas PCIe 2.0 también son generalmente compatibles con las placas PCIe 1.x, utilizando el ancho de banda disponible de PCI Express 1.1. En general, las tarjetas gráficas o placas base diseñadas para v2.0 trabajarán con los demás siendo v1.1 o v1.0a.

La PCI-SIG también dijo que PCIe 2.0 incluye diversas mejoras en la trasferencia de datos punto a punto y su arquitectura de software. ^[ 22 ]

Intel primer chipset capaz PCIe 2.0 's fue el X38 y tableros comenzó a enviar de diversos proveedores ( Abit , Asus , Gigabyte ) hasta el 21 de octubre de 2007. ^[ 23 ] AMD comenzó a apoyar PCIe 2.0 con su AMD 700 series chipset nVidia y comenzó con el MCP72 . ^[ 24 ] Todos los chipsets anteriores de Intel, incluyendo el Intel P35 chipset, apoyó PCIe 1.1 o 1.0a. ^[ 25 ]

Como 1.x, PCIe 2.0 utiliza una codificación 8b/10b esquema, por lo tanto, la entrega, por carriles, una tasa de transferencia efectiva 4 Gbit / s max de su GT / s de velocidad de datos en bruto 5.

PCI Express 2.1 [ edit ]

PCI Express 2.1 es compatible con una gran proporción de la gestión, el apoyo y los sistemas de solución de problemas previstos para la plena aplicación de PCI Express 3.0. Sin embargo, la velocidad es la misma que PCI Express 2.0.

PCI Express 3.0 [ edit ]

PCI Express 3.0 Base Revisión de la especificación 3.0 estuvo disponible en noviembre de 2010, después de varios retrasos. En agosto de 2007, el PCI-SIG anunció que PCI Express 3.0 llevaría a una velocidad de 8 gigatransfers por segundo (GT / s), y que sería compatible con las implementaciones existentes PCIe. En ese momento, también se anunció que la especificación final para PCI Express 3.0 se retrasaría hasta 2011. ^[ 26 ] Nuevas características para la especificación PCIe 3.0 incluye una serie de optimizaciones mejoradas para la señalización y la integridad de los datos, incluyendo transmisor y receptor de ecualización, PLL mejoras, recuperación de datos de reloj, y mejoras de los canales de topologías soportadas actualmente. ^[ 27 ]

Después de un análisis técnico de seis meses de la viabilidad de ampliar el ancho de banda de interconexión PCIe, el análisis de PCI-SIG descubrió que 8 gigatransfers por segundo se pueden fabricar en incorporar la tecnología de proceso de silicio y se pueden implementar con materiales e infraestructura de bajo costo existentes, mientras mantiene la compatibilidad completa (con un impacto insignificante) a la pila de protocolo PCIe.

PCIe 3.0 actualiza el esquema de codificación para 128b/130b de la 8b/10b anterior, la reducción de la sobrecarga de aproximadamente 1,54% ((130-128) / 130), en comparación con el 20% de PCIe 2.0. Esto se logra mediante una técnica llamada "aleatorización" que se aplica un polinomio binario conocido a un flujo de datos en una topología de realimentación. Debido a que se conoce el polinomio de cifrado, los datos pueden ser recuperados mediante la ejecución a través de una topología de realimentación utilizando el polinomio inversa. ^[ 28 ] 8 velocidad de bits PCIe 3.0 's GT / s efectivamente proporciona 985 MB / s por carril, doble ancho de banda PCIe 2.0 . PCI-SIG espera que las especificaciones PCIe 3.0 para someterse a rigurosa investigación de antecedentes técnicos y validación antes de ser liberado a la industria. Este proceso, que fue seguido en el desarrollo de las generaciones anteriores de la Base de PCIe y varias especificaciones de factor de forma, incluye la corroboración de los parámetros eléctricos finales con los datos derivados de silicio de prueba y otras simulaciones llevadas a cabo por múltiples miembros de la PCI-SIG.

El 18 de noviembre de 2010, el Grupo de Interés Especial de PCI Express publicó oficialmente la especificación PCI 3.0 ultimado a sus miembros para construir dispositivos basados en esta nueva versión de PCI Express. ^[ 29 ]

AMD última tarjeta gráfica del buque insignia, la Radeon HD 7970, que se inició el 9 de enero de 2012, fue la primera tarjeta gráfica PCIe 3.0 en el mundo. ^[ 30 ] comentarios iniciales sugieren que la nueva interfaz no mejoraría el rendimiento gráfico en comparación con el anterior PCIe 2.0, que, en el momento de la escritura, sigue siendo infrautilizada. Sin embargo, la nueva interfaz resultaría ventajoso cuando se utiliza para la computación de propósito general con tecnologías como OpenCL , CUDA y C + + AMP. ^[ 31 ]

PCI Express 4.0 [ edit ]

El 29 de noviembre de 2011, PCI-SIG anunció PCI Express 4.0 con 16 GT / s, siendo basado en la tecnología de cobre. Además, las optimizaciones de potencia activa e inactiva deben ser investigados. Se espera que las especificaciones finales para ser lanzado en 2014-15. ^[ 32 ]

Estado actual [ editar ]

A partir de 2013 PCI Express ha reemplazado AGP como la interfaz predeterminada para tarjetas gráficas en nuevos sistemas. Casi todos los modelos de tarjetas gráficas publicadas desde 2010 por AMD (ATI) y NVIDIA uso PCI Express. NVIDIA utiliza la transferencia de datos de alto ancho de banda PCIe por su Scalable Link Interface (SLI), la cual permite que múltiples tarjetas gráficas del mismo chipset y de modelo para que se ejecuten en paralelo, lo que permite un mayor rendimiento. AMD también ha desarrollado un sistema de multi-GPU basada en PCIe llamadaCrossFire . AMD y NVIDIA han lanzado chipsets de la placa que soportan hasta cuatro PCIe × 16 ranuras, lo que permite configuraciones de la tarjeta tri-GPU y quad-GPU.

Extensiones y direcciones futuras [ edit ]

Algunos proveedores ofrecen PCIe más productos de fibra, ^[ 33 ]^[ 34 ] , pero estos generalmente encuentran utilice sólo en casos específicos en PCIe puente transparente es preferible el uso de un estándar más convencional (como InfiniBand y Ethernet ) que puede requerir software adicional para apoyarlo ; implementaciones actuales se centran en la distancia en lugar de ancho de banda bruto y normalmente no implementan un enlace completo × 16.

Algunos centros de datos aplicaciones (tales como grandes clusters de ordenadores ) requieren el uso de fibra óptica interconecta debido a la distancia y las limitaciones inherentes de latencia en el cableado de cobre. Típicamente, un estándar de red orientada como Ethernet o de canal de fibra es suficiente para estas aplicaciones, pero en algunos casos la sobrecarga introducida por enrutables protocolos no es deseable y una interconexión de nivel inferior, tales como InfiniBand, RapidIO , o NUMAlink se necesita. Normas Local-bus como PCIe y HyperTransport en principio se pueden utilizar para este propósito, ^[ 35 ] pero a partir de 2012 no hay vendedores ofrecen grandes sistemas en este sentido.

Thunderbolt fue desarrollado por Intel como una interfaz de propósito general de alta velocidad de la combinación de un 4 × enlace PCIe con DisplayPort y fue originalmente destinado a ser una interfaz totalmente de fibra óptica, pero debido a las dificultades iniciales en la creación de una interconexión de fibra para el consumidor, las implementaciones más tempranas son los sistemas de cobre y de fibra híbridas. Una excepción notable, la Sony VAIO Z VPC-Z2, utiliza un puerto USB no estándar con un componente óptico para conectar a un adaptador de pantalla PCIe motor fuera de borda. de Apple ha sido el principal impulsor de la adopción del rayo a través de 2011, aunque varios otros proveedores ^[ 36 ] tienen anunció nuevos productos y sistemas que ofrecen Thunderbolt.

Hardware resumen del protocolo [ edit ]

El enlace PCIe está construido alrededor de parejas unidireccionales dedicadas de conexiones en serie (1 bit), punto-a-punto conocido como carriles . Esto está en marcado contraste con la conexión PCI anterior, que es un sistema de bus basado en el que todos los dispositivos comparten el mismo bidireccional, 32 bits o bus paralelo de 64 bits.

PCI Express es un protocolo de capas , que consiste en una capa de transacción , una capa de enlace de datos , y una capa física . La capa de enlace de datos se subdivide para incluir un control de acceso a medios de comunicación subcapa (MAC). La capa física se divide en subcapas lógicos y eléctricos. El físico lógico-subcapa contiene una subcapa de codificación física (PCS). Los términos son tomados de la IEEE 802 modelo de protocolo de red.

Capa física [ editar ]

El PCIe capa física ( PHY , PCIEPHY, PCI Express PHY, o PCIe PHY) especificación se divide en dos sub-capas, que corresponden a las especificaciones eléctricas y lógico. La subcapa lógica se divide a veces más en una subcapa MAC y un PCS, aunque esta división no es formalmente parte de la especificación PCIe. Una especificación publicada por Intel, la interfaz PHY para PCI Express (PIPE), ^[ 37 ] define el / PCS partición funcional MAC y la interfaz entre estos dos sub-capas. La especificación de la tubería también identifica la física de medios adjuntocapa (PMA), que incluye el serializador / deserializador (SerDes) y otros circuitos analógicos, sin embargo, ya que SerDes implementaciones varían en gran medida entre los ASIC vendedores, TUBO no especifica una interfaz entre el PCS y PMA .

En el nivel eléctrico, cada carril se compone de dos unidireccional LVDS o PCML pares a 2.525 Gbit / s. Transmisión y recepción están separados pares diferenciales , para un total de cuatro cables de datos por carril.

Una conexión entre dos dispositivos PCIe se conoce como un enlace , y se construye a partir de una colección de uno o más carriles . Todos los dispositivos deben admitir como mínimo de un solo carril (x1) enlace. Los dispositivos pueden soportar opcionalmente enlaces amplias compuestas de 2, 4, 8, 12, 16, o 32 carriles. Esto permite una muy buena compatibilidad de dos maneras:

Una tarjeta PCIe encaja físicamente (y funciona correctamente) en cualquier ranura que es al menos tan grande como lo es (por ejemplo, una tarjeta de 1 × tamaño funcionará en cualquier ranura de tamaño);
Una ranura de un tamaño físico grande (por ejemplo, × 16) se puede conectar eléctricamente con un menor número de carriles (por ejemplo, × 1, × 4, × 8, o × 12) mientras que proporciona las conexiones a tierra requeridas por la ranura física más grande tamaño.

En ambos casos, PCIe negocia el número más alto mutuamente compatible de carriles. Muchas tarjetas gráficas, placas base y las versiones de BIOS se verifican para apoyar × 1, × 4, × 8 × 16 y la conectividad en la misma conexión.

A pesar de que los dos sería compatible con la señal, no suele ser posible colocar una tarjeta PCIe físicamente más grandes (por ejemplo, una tarjeta de 16 × tamaño) en unas pequeñas ranuras aunque si las ranuras PCIe se alteran o se utiliza un elevador mayoría de placas base permitirá esto. Normalmente, la técnica se utiliza para la visualización de múltiples monitores en una configuración simulador.

La anchura de un conector PCIe es 8,8 mm, mientras que la altura es de 11,25 mm, y la longitud es variable. La sección fija del conector es 11,65 mm de longitud y contiene dos filas de 11 (22 pins del total), mientras que la longitud de la otra sección es variable dependiendo del número de carriles. Los pasadores están espaciados a intervalos de 1 mm, y el espesor de la tarjeta de entrar en el conector es 1,8 mm. ^[ 38 ]^[ 39 ]

Lanes	Clavijas		Longitud
Lanes	Total	Variable	Total	Variable
× 1	2 × 18 = 36 ^[ 40 ]	2 × 7 = 14	25 mm	7,65 mm
× 4	2 × 32 = 64	2 × 21 = 42	39 mm	21,65 mm
× 8	2 × 49 = 98	2 × 38 = 76	56 mm	38,65 mm
× 16	2 × 82 = 164	2 × 71 = 142	89 mm	71,65 mm

Transmisión de datos [ edit ]

PCIe envía todos los mensajes de control, incluyendo las interrupciones, a través de los mismos enlaces utilizados para los datos. El protocolo en serie no puede ser bloqueada, por lo que la latencia es aún comparable con PCI convencional, que ha dedicado líneas de interrupción.

Los datos transmitidos en los enlaces de carriles múltiples es entrelazado, lo que significa que cada byte sucesivo se envió carriles sucesivos. La especificación PCIe se refiere a esto como el intercalado de división de datos . Aunque la exigencia de la complejidad del hardware para sincronizar significativa (o alineación ) los datos entrantes a rayas, rayas puede reducir significativamente la latencia de la n ^º de bytes en un enlace. Debido a los requisitos de relleno, las rayas no necesariamente reduce la latencia de pequeños paquetes de datos en un enlace.

Al igual que con otros protocolos de transmisión en serie de alta velocidad de datos, el reloj está incrustado en la señal. En el nivel físico, PCI Express 2.0 utiliza la codificación 8b/10b esquema de ^[ 28 ] para asegurar que las cadenas de unos consecutivos o ceros consecutivos están limitados en longitud. Esta codificación se utilizó para evitar que el receptor de perder la pista de donde los bordes son bits. En este esquema de codificación de cada ocho bits de carga útil (no codificada) de los datos se sustituyen con 10 (codificado) bits de transmisión de datos, que causan una sobrecarga de 20% en el ancho de banda eléctrica. Para mejorar el ancho de banda disponible, PCI Express versión 3.0 emplea codificación 128b/130b lugar: similar pero con mucho menor sobrecarga.

Muchos otros protocolos (tales como SONET ) utilizan una forma diferente de la codificación conocida como codificación para incrustar información de reloj en los flujos de datos. La especificación PCIe también define un algoritmo de cifrado, pero se utiliza para reducir la interferencia electromagnética (EMI) mediante la prevención de la repetición de patrones de datos en el flujo de datos transmitidos.

Capa de enlace de datos [ edit ]

La capa de enlace de datos realiza tres servicios vitales para el enlace express PCIe:

secuencia de paquetes de capa de la transacción (TLP) que se generan por la capa de transacción,
asegurar la entrega fiable de TLPs entre dos puntos finales a través de un protocolo de acuse de recibo ( ACK y NAK señalización), que exige explícitamente la reproducción del TLP no reconocidos / malo,
inicializar y administrar créditos de control de flujo

En el lado de transmisión, la capa de enlace de datos genera un número de secuencia de incremento para cada TLP saliente. Sirve como una etiqueta de identificación única para cada TLP transmitida, y se inserta en la cabecera de la TLP saliente. Un 32 bits de comprobación de redundancia cíclica código (conocido en este contexto como Enlace CRC o LCRC) también se añade al final de cada TLP saliente.

En el lado de recepción, LCRC del TLP recibido y el número de secuencia son a la vez validado en la capa de enlace. Si bien la verificación falla LCRC (que indica un error de datos), o el-número de secuencia está fuera de rango (no consecutivas desde la última válida recibida TLP), entonces el mal TLP, así como cualquier TLP recibidas después de la mala TLP, se considera no válida y se desecha. El receptor envía un mensaje de acuse de recibo negativo (NAK) con el número de secuencia de la TLP no válida, solicitando la retransmisión de todos los TLP hacia adelante de que el número de secuencia. Si el TLP recibida pasa la verificación LCRC y tiene el número de secuencia correcta, se trata como válido. Los incrementos de enlace del receptor-número de secuencia (que rastrea el último recibido buena TLP), y reenvía el TLP válida a la capa de transacción del receptor. Un mensaje de ACK se envía al transmisor de mando a distancia, lo que indica el TLP se ha recibido correctamente (y por extensión, todos los TLPS con pasado secuencia de los números.)

Si el transmisor recibe un mensaje de NAK, o sin acuse de recibo (ACK o NAK) es recibido hasta que expire un período de tiempo de espera, el transmisor debe retransmitir todos los TLP que carecen de un acuse de recibo positivo (ACK). Salvo un mal funcionamiento persistente del medio o dispositivo de transmisión, la capa de enlace presenta una conexión fiable a la capa de transacción, ya que el protocolo de transmisión asegura la entrega de TLP través de un medio poco fiable.

Además de enviar y recibir TLPs generados por la capa de transacción, la capa de enlace de datos también genera y consume DLLPs, paquetes de capa de enlace de datos. Señales ACK y NAK se comunican a través de (DLLP), al igual que el flujo de información de control de crédito, algunos mensajes de administración de energía y la información de crédito de control de flujo (en nombre de la capa de transacción.)

En la práctica, el número de en-vuelo, TLP sin acuse de recibo sobre el enlace está limitada por dos factores: el tamaño del búfer de repetición del transmisor (que debe almacenar una copia de todos los TLP de transmisión hasta el receptor remoto ellos ACKs), y el control de flujo créditos emitidos por el receptor a un transmisor. PCI Express requiere que todos los receptores de la expedición de un número mínimo de créditos, para garantizar un enlace permite enviar TLPs PCIConfig y TLP mensaje.

Transacción capa [ edit ]

PCI Express implementa transacciones Split (transacciones con solicitud y respuesta separados por el tiempo), lo que permite el enlace para realizar otro tipo de tráfico, mientras que el dispositivo de destino reúne los datos de la respuesta.

PCI Express utiliza el control de flujo basado en el crédito. En este esquema, un aparato anuncia un monto inicial del crédito para cada búfer recibido en su capa de transacción. El dispositivo en el extremo opuesto del enlace, cuando el envío de transacciones a este dispositivo, cuenta el número de créditos cada TLP consume en su cuenta. El dispositivo emisor sólo puede transmitir un TLP al hacerlo no hace el conteo de crédito consumida supera su límite de crédito. Cuando el dispositivo de recepción termina de procesar el TLP de su búfer, señala un retorno de los créditos para el dispositivo de envío, lo que aumenta el límite de crédito por el importe restaurado. Los contadores de crédito son contadores modulares, y la comparación de los créditos consumidos al límite de crédito requiere la aritmética modular . La ventaja de este sistema (en comparación con otros métodos, como los estados de espera o protocolos de transferencia de apretón de manos a base) es que la latencia de retorno de crédito no afecta al rendimiento, siempre que no se encontró con el límite de crédito. Esta hipótesis se suele alcanzarse si cada dispositivo está diseñado con tamaños de búfer adecuadas.

PCIe 1.x es citado a menudo para soportar una velocidad de datos de 250 MB / s en cada dirección, por carril. Esta cifra es un cálculo de la velocidad de señalización física (2,5 Gbaud ) dividido por la sobrecarga de codificación (10 bits por byte.) Esto significa un carril de dieciséis (× 16) tarjeta PCIe entonces sería teóricamente capaz de 16 × 250 MB / s = 4 GB / s en cada dirección. Mientras que esto es correcto en términos de bytes de datos, los cálculos más significativos se basan en la tasa de carga útil de datos utilizable, que depende del perfil del tráfico, que es una función de la aplicación de alto nivel (software) y niveles de protocolo intermedios.

Al igual que otros tipos de sistemas de interconexión de datos serie de alta, PCIe tiene una sobrecarga de protocolo y el procesamiento debido a la robustez de transferencia adicional (CRC y agradecimientos). Transferencias unidireccionales continuas largas (tales como los que son típicos en los controladores de almacenamiento de alto rendimiento) pueden acercarse a> 95% de la velocidad de datos de PCIe prima (carril). Estas transferencias también se benefician al máximo de aumento del número de carriles (× 2, × 4, etc) Sin embargo, en las aplicaciones más habituales (tales como USB o Ethernet del controlador), el perfil de tráfico se caracteriza como paquetes de datos cortos con reconocimientos forzadas frecuentes. ^[ 41 ] Este tipo de tráfico reduce la eficiencia del enlace, debido a los gastos generales de análisis de paquetes e interrumpe forzadas (ya sea en la interfaz de host del dispositivo o de la CPU de la PC.) Ser un protocolo para dispositivos conectados a la misma placa de circuito impreso , se no requiere la misma tolerancia para los errores de transmisión como un protocolo para la comunicación a través de distancias más largas, y por lo tanto, esta pérdida de eficiencia no es particular de PCIe.

Usos [ editar ]

Externo PCIe tarjetas [ edit ]

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Teóricamente, externo PCIe podría dar un cuaderno la potencia gráfica de un escritorio, mediante la conexión de un bloc de notas con cualquier tarjeta de video de escritorio PCIe (encerrado en su propia carcasa externa, con una fuerte fuente de alimentación y refrigeración), lo que es posible con una interfaz ExpressCard o de un Thunderbolt interfaz. La interfaz ExpressCard proporciona velocidades de bits de 5 Gbit / s (0,5 GB / s de rendimiento), mientras que la interfaz Thunderbolt proporciona velocidades de bits de hasta 10 Gbit / s (1 GB / s de rendimiento). Tenga en cuenta que de gama alta las tarjetas de vídeo son PCIe 3.0 × 16, que la transferencia de 128 Gbit / s (15,75 GB / s), que significa la transferencia de datos a una tarjeta de vídeo externo puede llevar a cabo 10 veces más lenta que la tarjeta de vídeo conectada directamente a la placa base.

^[ 42 ]^[ 43 ]^[ 44 ]^[ 45 ]^[ 46 ]

IBM / Lenovo también ha incluido una ranura PCI-Express en su estación de acoplamiento avanzada 250310U. Se proporciona una ranura de tamaño medio con un zócalo de largo x 16, pero sólo 1 × conectividad. ^[ 47 ] Sin embargo, las estaciones de acoplamiento con las ranuras de expansión son cada vez menos comunes como las computadoras portátiles son cada vez más las tarjetas de vídeo más avanzados y bien DVI-D interfaces o DVI-D pasa a través de replicadores de puertos y estaciones de conexión.

Además, Nvidia ha desarrollado Quadro Plex externos PCIe tarjetas de vídeo que se pueden utilizar para aplicaciones gráficas avanzadas. Estas tarjetas de vídeo requieren una PCI Express × 8 × 16 o ranura para el cable de interconexión. ^[ 48 ] En 2008, AMD anunció la ATI XGP tecnología, basada en un sistema de cableado de propiedad que es compatible con PCIe × 8 transmisiones de la señal. ^[ 49 ] Este conector está disponible en el Fujitsu Amilo y el Acer Ferrari One notebooks. Sólo Fujitsu tiene una caja externa real disponible, que también trabaja en el Ferrari One.Recientemente Acer lanzó el muelle gráficos DynaVivid de XGP.

En la actualidad hay centros de la tarjeta en el desarrollo que se puede conectar a un ordenador portátil a través de una ranura ExpressCard, aunque son actualmente poco frecuentes, oscuras, o no están disponibles en el mercado abierto. Estos centros pueden aceptar tarjetas de tamaño completo.

Magma y ViDock también hacen uso de ExpressCard y poner en práctica el uso de sistemas gráficos externos. ViDock ia un chasis de expansión diseñado específicamente para la adaptación de las tarjetas gráficas PCI Express para su uso con ordenadores portátiles equipados ExpressCard. Esto permite conectar tarjetas PCIe externo. La evolución de estas tecnologías están todavía en desarrollo, otros ejemplos son MSI GUS, Asus XG Station.

Recientemente, Intel y Apple introdujo Thunderbolt , teniendo en cuenta los dispositivos PCI externos (e) para transferir al doble de la velocidad de la interfaz ExpressCard. Sin embargo, una tarjeta de video externa de gama media seguiría siendo severamente estrangulado por la conexión lenta.

Thunderbolt ha dado oportunidad de nuevos productos y más rápido para conectar con una tarjeta PCIe externamente. Magma ha publicado el 3T ExpressBox, que puede albergar hasta tres tarjetas PCIe (dos en 8 × y una en 4 ×), lo que permite un mejor puesto de trabajo cuando un portátil carece de muchos puertos. MSI también lanzó el Thunderbolt GUS II, un chasis PCIe dedicado para tarjetas de vídeo. ^[ 50 ] Otros productos, como el de Sonnet Echo Express y MLINK de MLOGIC son chasis Thunderbolt PCIe en un factor de forma más pequeño, los cuales permiten la conectividad con las tarjetas de vídeo de bajo perfil, tarjetas de sonido, tarjetas de red, memoria, almacenamiento, etc ^[ 51 ] Sin embargo, todos estos productos requieren el uso de un puerto Thunderbolt ( dispositivos Thunderbolt ), las hace incompatibles con la gran mayoría de ordenadores.

Memoria externa [ edit ]

Protocolo PCI Express se puede utilizar como interfaz de datos de la memoria flash de los dispositivos, tales como tarjetas de memoria y unidades de estado sólido . Uno de ellos es el formato de tarjetas XQD desarrollado por la Asociación CompactFlash, SATA expreso ^[ 52 ] y SCSI expreso . ^[ 53 ]

Muchas unidades de estado sólido de alto rendimiento de clase empresarial están diseñados como PCI Express controladora RAID tarjetas con chips de memoria flash se colocan directamente en la placa, lo que permite unas tasas de transferencia (mayores de 1 Gbyte / s) y de operaciones IOPS (I / O por segundo) (más de 1 millón de dólares) en comparación con ATA o Serial SAS unidades.

OCZ y Marvell co-desarrolló el nativo PCIe unidad de estado sólido regulador Kilimanjaro que se utiliza en la OCZ Z-Drive 5. El Z-Drive 5 está diseñado para un PCIe 3.0 × 16 ranura y cuando la capacidad máxima (12 TB) versión se instalará de una ranura que puede funcionar hasta 7,2 gigabytes por segundo transferencias secuenciales y hasta 2,52 millones de IOPS en transferencias al azar . ^[ 54 ]

Protocolos concurrentes [ edit ]

Varios estándares de comunicación han surgido sobre la base de las arquitecturas de serie de alto ancho de banda. Estos incluyen InfiniBand , RapidIO , HyperTransport , QPI y StarFabric . Las diferencias se basan en el equilibrio entre flexibilidad y extensibilidad vs latencia y los gastos generales. Un ejemplo de tal una solución de compromiso es la adición de la información de cabecera complejo para un paquete transmitido para permitir el enrutamiento complejo (PCI Express no es capaz de esto). La sobrecarga adicional reduce el ancho de banda efectivo de la interfaz y complica descubrimiento de bus y el software de inicialización. También que el sistema de acoplamiento activo requiere que la pista de software cambia la topología de la red. Ejemplos de autobuses adecuados para este propósito son InfiniBand y StarFabric.

Otro ejemplo es hacer los paquetes más cortos para disminuir la latencia (como se requiere si un bus debe funcionar como una interfaz de memoria). Paquetes más pequeños significan cabeceras de los paquetes consumen un mayor porcentaje del paquete, disminuyendo de este modo el ancho de banda efectivo. Los ejemplos de protocolos de bus diseñados para este propósito son RapidIO y HyperTransport.

PCI Express cae en algún punto intermedio, dirigido por el diseño como un sistema de interconexión ( bus local ) en lugar de un dispositivo de interconexión o de protocolo de red enrutada. Además, el objetivo del diseño de la transparencia software limita el protocolo y aumenta su latencia algo.

Las herramientas de desarrollo [ editar ]

En el desarrollo y / o reparación del bus PCI Express, el examen de señales de hardware puede ser muy importante para encontrar los problemas. osciloscopios , analizadores lógicos y analizadores de bus son herramientas que recopilan, analizan, decodificar, señales de tiendas que la gente pueda ver la alta velocidad formas de onda en su tiempo libre.

miércoles, 19 de junio de 2013

DEBER No. 9 IDE : Diferencia entre PATA vs SATA

IDE : Diferencia entre PATA vs SATA

jueves, 13 de junio de 2013

DEBER No. 8 PCI EXPRESS Y SUS VERSIONES